2010年以降も“ムーアの法則”は健在、とインテル
2002/9/20
インテルは9月19日、半導体製造プロセスの新しいブレイクスルーとなる加工技術「トライ・ゲート・トランジスタ」を開発したと発表した。このトライ・ゲート・トランジスタ技術により、18カ月でCPUの性能が2倍になるという“ムーアの法則”が2010年以降も有効になると、同社は説明する。
半導体の製造プロセスは年々微細化が進み、性能向上が図られている。現在のPCアーキテクチャの主流であるPentium4では、0.13μm（130nm）のプロセス・ルールが用いられており、その駆動クロック周波数は2.8GHzにまで到達している。
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| ムーアの法則が健在であると語る、米インテル 技術・製造本部 ロジック技術開発部門 コンポーネント・リサーチ ディレクタのジェラルド・マーシック氏 |
だが、米インテル 技術・製造本部 ロジック技術開発部門 コンポーネント・リサーチ ディレクタのジェラルド・マーシック（Gerald T. Marcyk）氏によれば、プロセス・ルールが30nm以下に到達した場合、現状のシングル・ゲートのプレーナ型トランジスタ構造では、リーク電流の増大により、もはや性能向上は望めないという。
リーク電流とは、回路のオン／オフにかかわらず回路上に漏れてしまう電流のこと。リーク電流が増大すると、性能維持のためにより高い電圧が必要となり、結果として大消費電力／高発熱という現象が発生してしまう。これは、トランジスタ数が多ければ多いほど顕著に現れ、従来までのプロセス・ルールでこそ大きな問題にならなかったものの、ここ最近の最新プロセッサでは無視できないレベルにまでなっており、この問題の解決が次の世代に進むための必須課題として検討されてきた。
同社が今回発表したトライ・ゲート・トランジスタと呼ばれる技術は、これまで2次元的だったゲート構造を立体化することで、動作速度の向上と流れる電流量の増大を実現している（イメージとしては、立方体の上辺だけでなく、2側面も用いる）。トライ・ゲートは、リーク電流低減のため完全空乏型シリコン層上に形成される。さらに、リーク電流の抑制に効果のある高誘電率絶縁膜（High-k材料）の採用も可能。これらリーク電流低減に対する試みにより、近い将来原子炉並みになるといわれていたCPUの発熱量の抑制や、ノートPCでも十分に駆動可能な消費電力を確保できるようになるはずだ。
前出のマーシック氏は、「ムーアの法則にのっとり、インテルは2年ごとに新しいプロセス・ルールを導入していく。2003年には90nm世代に移行し、以降は65nm、45nm、32nmと2009年までのロードマップを描いてる。先日、テラ・ヘルツ・トランジスタへの取り組みを発表したが、2010年以降もプロセッサの性能向上は継続していく」と、ムーアの法則が健在であることを示しつつ、今後も業界のリーダーとして、従来のプレーナ型から今回のトライ・ゲート・トランジスタのような非プレーナ型トランジスタへの半導体業界の移行を推進していくと語った。
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