多層ニューラルネットワークを1チップに多層構造で実装 東京大学生産技術研究所の小林正治氏らが3次元集積デバイスを開発：2次元配列の「配線問題」を解決

東京大学生産技術研究所の准教授を務める小林正治氏らは、IGZOトランジスタと抵抗変化型不揮発性メモリを3次元集積したデバイスの開発に成功した。ディープラーニングの多層ニューラルネットワークを1チップ上に多層構造で実装可能になる。

[＠IT]

　国立研究開発法人科学技術振興機構は2020年6月14日、東京大学生産技術研究所の准教授を務める小林正治氏らが、極薄のIn-Ga-Zn-O系酸化物半導体（IGZO）を用いたトランジスタと抵抗変化型不揮発性メモリ（RRAM）を3次元集積したデバイスの開発に成功したと発表した。メモリに演算機能を持たせたインメモリコンピューティングのハードウェア実装に関する課題を解決し、ディープラーニングの多層ニューラルネットワークを1チップ上に多層構造で実装可能になる。

2次元配列の「配線問題」を解決

　多層のニューラルネットワークを構成するディープラーニングは、大量のデータ処理を必要とする。そのため従来のコンピュータでは、プロセッサとメモリの間のデータ転送速度に処理性能が左右されてしまう。

　この課題を解決する方法として、プロセッサとデータをやりとりしない「インメモリコンピューティング」が期待されている。だが、通常のディープラーニング処理では2次元配列を使うため、ニューラルネットワークが大規模になるほどデータが通る「配線」が長くなり、計算の遅延や消費電力が増大してしまう問題があった。

従来の2次元メモリアレー（左）と3次元集積したメモリアレー（右）のインメモリコンピューティングの概念図（出典：科学技術振興機構）